2. Alat dan Bahan
[Kembali]
a. Panel DL 2203C
b. Panel DL 2203D
c. Panel DL 2203S
d. Jumper
Bahan
1. IC 74LS112
 |
| Gambar 3. IC 74LS112 |
2. Logic Probe
 |
| Gambar 5. Logic Probe |
3. Switch (SW-SPDT)
 |
| Gambar 6. Switch (SW-SPDT) |
4. Power Supply DC
 |
| Gambar 7. Power DC |
5. LED
4. Prinsip Kerja Rangkaian [Kembali]
prinsip kerja rangkaian Multivibrator asingkronus di atas menggunakan 4 buah jk flipflop yang yang jk nya telah terhubung dengan power. Sebagaimana di ketahui jika multivibrator asinkronus maka untuk 1 inputan clock hanya mempengaruhi flip flop pertama saja , sedangkan flip flop kedua , ketiga , dan seterusnya untuk inputan clocknya berasal dari output Q pada flip flop sebelumnya ( jika ingin membuat kondisi Counter Up ) dan Q' ( Jika ingin membuat kondisi Conter Down ). Karena J dan K terhubung ke power maka ia akan selalu bernilai 1, sehingga input pada jk flipflopnya bersifat toggle sesaui dengan ketentuan Tabel kebenaran, maka Output toogle pada masing-masing IC akan berubah sesuai aktif pada clock yaitu aktif low atau fall time ( dilihat dari rangkaian IC nya terdapat gerbang inverter pada Clock, maka dari itu ia Fall Time.
5. Video Rangkaian
[Kembali]
pada percobaan pertama clock inputnya hanya terdapat pada jk flipflop pertama atau pada paling kanan saja sehingga saat clock yang mula mula dari 0 menuju rise time. maka output jk flipflop yang pertama tidak ada perubahan begitu juga pada jk stereusnya.
kemudian saat clock tersebut dalam keadaan fall time maka jk flipflop pertama akan berubah menjadi 1. namun jk flipflop kedua tidak berpengaruh karena jk flipflop kedua bergantung pada output di jk flipflop pertama sehingga terjadi delay time. sehinnga clock ic kedua dalam keadaan rise time sehingga output ic kedua berlogika 0 begitun seterusnya sampai ic ketiga dan keempat mendapat kenaikan atau penurunan dari flipflop. Jika Di amati Timing diagramnya maka untuk Output dari Flip flop pertama akan membentuk pola ( 0101010101010101), lalu unttuk output pada flip flop 2 karena ia clocknya menyesuaikan dengan output Q sebelumnya maka pola untuk flip flop ke dua ialah (0011001100110011), begitu juga dengan flip flop ke tiga dengan pola ( 0000111100001111) dan terakhir karna pada rangkaian hanya memakai 4 flip flop maka untuk inputan clock pada flip flop ke empat ini berasal dari output Q pada Flip Flop ketiga sehingga nantinya akan memebentuk pola berikut jika Counter Up ( 0000000011111111). Pola tersebut benar adanya setelah di buktikan dengan menganalisa rangkaian dalamnya lalu mengilustrasikannya di timing diagram.
1. Analisa apa yang terjadi pada rangkaian percobaan 1 ketika input SR nya dihubungkan ke ground ketika SR aktif low?
Jawab:
Kondisi terlarang
2. Apa yang terjadi jika output Q' di masing-masing flip flop dihubungkan ke input clock flip flop selanjutnya?
Jawab:
Maka akan terbentuk kondisi Counter Down
Download HTML [Klik Disini]
Download Video Simulasi [Klik Disini]
Download Datasheet 74LS112 [Klik Disini]
Download Datasheet 7474 [Klik Disini]
Download Datasheet SPDT [Klik Disini]
Tidak ada komentar:
Posting Komentar