Laporan Akhir 1

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

1. Jurnal [Kembali]

2. Alat dan Bahan [Kembali]

 

1. Panel DL 2203C 
2. Panel DL 2203D 
3. Panel DL 2203S 
4. Jumper

Gambar 1. Module D'Lorenzo

Gambar 2. Jumper

    Bahan 

    1. IC 74LS112

Gambar 3. IC 74LS112

 

2. Logic Probe

Gambar 4. Logic Probe

3. Switch (SW-SPDT)

Gambar 5. Switch (SW-SPDT)

 4. Power Supply DC

Gambar 6. Power DC

5. LED 

Gambar 7. LED

3. Rangkaian Simulasi [Kembali]

4. Prinsip Kerja Rangkaian [Kembali]

Pada Rangkaian simulasi meggunakan 7 saklar spdt, 4 jk flip flop , 1 gerbang logika and beserta inputan togle, lalu 1 gerbang inverter. Untuk 7 saklar spdt saklar 1 - 4 terhubung ke pin Set pada masing" JK flip flop , Saklar ke 5 terhubung ke gerbang salah satu inputan gerbang and yang nantinya output ari gerbang and akan menjadi inputan clk masing masing flip flop. untuk saklar ke 6 terhubung dengan inputan J dan K pada flip flop yang nantinya akan memberikan nilai logika untuk pin J dan K. Di tinjau dari rangkaian pada inputan K terdapat gerbang inverter jadi dengan adanya gerbang inverter tersebut memberikan tanda bahwa tidak akan pernah J dan K tersebut bersifat Toggle ataupun Lacht nantinya. Lalu  untuk saklar ke 7 terhubung ke Pin Reset untuk semua JK Flip Flop. 

Prinsip kerjanya ketika sw 5 kita hidupkan maka gerbang and akan aktif memberikan inputan toggle pada masing" flip flop nah untuk output Q pada masing" flip flop tergantung dengan nilai J dan K , ketika J nya 1 dan K= 0 maka kondisi Set , ketika J=0 dan K=1 maka kondisi reset. dan bergitu seterusnya.  ketika pada flip flop menghasilkan inputan 1010 maka inputan tersebut akan di geser dan dikeluarkan juga satu per satu 1010 .

5. Video Rangkaian [Kembali]

6. Analisa [Kembali]

Kondisi 1

B3-B6 = 0 (Karena pada IC kaki S active low, maka input yang diberikan adalah logika 1 agar kaki S tidak aktif), B0 dan B2 = 1, dan B1 don't care (Disini B1 akan menjadi switch untuk memvariasikan data inputan. Dimana saat berlogika 1 akan menginputkan data 1 dan saat logika 0 maka akan menginputkan data 0).

Pada kondisi ini data akan diinputkan dan digeser secara satu per satu dan dikeluarkan juga secara satu persatu. Dari prinsip kerja yang berlaku, dapat disimpulkan bahwa rangkaian berada dalam kondisi Shift Register Serial Input dan Serial Output (SISO).

Kondisi 2

B3-B6 = 0 (Karena pada IC kaki S active low, maka input yang diberikan adalah logika 1 agar kaki S tidak aktif), B0 = 1, B2 = ↓ (Berpindah dari 1 ke 0), dan B1 don't care (Disini B1 akan menjadi switch untuk memvariasikan data inputan. Dimana saat berlogika 1 akan menginputkan data 1 dan saat logika 0 maka akan menginputkan data 0).

Pada kondisi ini data akan diinputkan dan digeser secara satu per satu namun dikeluarkan secara bersamaan ditandai dengan bergesernya switch B2 dari 1 ke 0. Hal ini akan menyebabkan kaki inputan dari gerbang AND yang terhubung pada switch B2 akan berlogika 0, dan output dari gerbang AND akan selalu bernilai 0 walaupun clock berubah. Hal ini sesuai dengan prinsip gerbang AND yaitu perkalian, dimana 1.0 ataupun 0.0 akan bernilai 0. Karena output dari gerbang AND selalu 0 maka kaki CLK pada flipflop tidak akan tertrigger dan saat kaki CLK tidak tertrigger maka output tidak akan berubah. Dalam percobaan ini, keadaan tersebut dianggap sebagai paralel output. Dari prinsip kerja yang berlaku, dapat disimpulkan bahwa rangkaian berada dalam kondisi Shift Register Serial Input dan Paralel Output (SIPO).

Kondisi 3

B3-B6 = Don't care (Disini B1 akan menjadi switch untuk memvariasikan data inputan, karena kakis S active low, maka saat berlogika 1 output adalah 0 dan saat berlogika 1 maka output adalah 1), B0 dan B2 = 1, dan B1 = 0.

Pada kondisi ini data akan diinputkan dan digeser sekaligus ditantadi dengan divariasikannya input B3-B6 dan nantinya input tersebut akan digeser satu per satu ke flipflop terakhir sesuai dengan trigger yang dikeluarkan oleh CLK. maka saat output dari gerbang AND 1 maka input flipflop digeserkan atau di shift ke flipflop berikutnya. Hal ini juga dapat duebut dengfan serial output. Dari prinsip kerja yang berlaku, dapat disimpulkan bahwa rangkaian berada dalam kondisi Shift Register Paralel Input dan Serial Output (PISO).

Kondisi 4

B3-B6 = Don't care (Disini B1 akan menjadi switch untuk memvariasikan data inputan, karena kakis S active low, maka saat berlogika 1 output adalah 0 dan saat berlogika 1 maka output adalah 1), B0 = 1, B2 dan B1 = 0.

Pada kondisi ini data akan diinputkan dan digeser sekaligus ditantadi dengan divariasikannya input B3-B6. Nantinya input yang telah dimasukkan akan dikeluarkan secara bersamaan juga. Hal ini disebabkan oleh B2 = 0. Dikarenakan switch B2 terhubung pada salah satu kaki inputan dari gerbang AND, maka kaki inputan dari gerbang AND tersebut akan berlogika 0, dan output dari gerbang AND akan selalu bernilai 0 walaupun clock berubah. Hal ini sesuai dengan prinsip gerbang AND yaitu perkalian, dimana 1.0 ataupun 0.0 akan bernilai 0. Karena output dari gerbang AND selalu 0 maka kaki CLK pada flipflop tidak akan tertrigger dan saat kaki CLK tidak tertrigger maka output tidak akan berubah. Dalam percobaan ini, keadaan tersebut dianggap sebagai paralel output. Dari prinsip kerja yang berlaku, dapat disimpulkan bahwa rangkaian berada dalam kondisi Shift Register Paralel Input dan Paralel Output (PIPO).

7. Link Download [Kembali]

Download HTML [Klik Disini]

Download Video Simulasi [Klik Disini]

Download Datasheet 74LS112 [Klik Disini]

Download Datasheet SPDT [Klik Disini]

Download Datasheet LED [Klik Disini]