.png)
Pada rangkaian di atas terdapat sebuah T flip flop yang dirangkai dari sebuah JK flip flop yang inputnya di satukan. Pada kaki T (J-K) dihubungkan ke power sehingga akan selalu berlogika 1. Kaki CLK dihubungkan pada input clock. Kaki Set (S) dihubungkan pada input switch SPDT dengan keadaaan logika 1. Sedangkan input Reset (R) dihubungkan pada input switch SPDT dengan keadaaan logika 0. Dari keadaan tersebut output yang dihasilkan adalah 0 1.
Untuk menjelaskan bagaimana output didapatkan harus ditinjau kembali pada konsep dasar dari T Flip flop. Dimana pada IC yang digunakan kaki S, R, dan CLK aadalah active low, sehingga akan aktif pada logika 0. Disini kaki R mendapatkan input logika 0. Sehingga kaki R aktif dan memaksa output untuk bernilai 0. Keadan ini juga disebut ke adaan Reset. Sehingga input kaki T (J-K) tidak berfungsi dan ke adaan toogle tidak terjadi.
Tidak ada komentar:
Posting Komentar