Tugas Pendahuluan 1
1.Kondisi[kembali]
Percobaan 1 Kondisi 5
Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=1, B1=1, B2=0, B3=clock, B4=1, B5=1, B6=1.
2. Rangkaian Simulasi[kembali]
Rangkaian sederhana setelah disimulasikan :.png)
.png)
3. Video Simulasi[kembali]
4. Prinsip Kerja[kembali]
Pada percobaan 1 kondisi 5 memiliki prinsip kerja sebagai berikut:
J-K Flip-Flop
Pada rangkaian J-K Flip-Flop di dalamnya terdapat R-S Flip-Flop, hal ini dikarenakan J-K Flip-Flop merupakan pengembangan dari R-S Flip Flop. Pada JK flip flop ini dapat terlihat bahwa pada kaki input R S, terdapat bulatan kecil, yang mana artinya adalah aktif low. Aktif low ini sendiri merupakan kondisi dimana flip-flop akan aktif saat diberikan logika 0 (low).sesuai dengan kondisi yang telah dipilih bahwasannya input masukan pada R berlogika 0 dan S berogika 1, maka R-S Flip-Flop akan aktif karena R-S Flip-Flop bekerja pada aktif low dan mengakibatkan J dan K tidak aktif, maka apapun yang dilakukan pada input J dan K tidak akan mempengaruhi output dari rangkaian tersebut. Dapat terlihat pada output bahwasannya dengan input R=0 dan S=1. Jadi disini yang aktif itu adalah kaki reset, yang mana jika kaki reset aktif, maka akan menghasilkan output pada kaki Q berlogika 0 dan pada kaki Q’ berlogika 1. Dan hal ini sesuai dengan tabel kebenaran RS flip flop. Sesuai dengan Kondisi yang kelompok 25 ambil dimana untuk R dan S nya diberi input 1 , karena untuk mengaktifkan R dan S, harus membuat nilainya 0, maka untuk R dan S akan bersifat netral atau tidak akan mempengaruhi output dari Q dan Q'. Pada Kondisi yang kami ambil dilihat bahwa J mendapat input 0 dan K mendapat input 1, sedangkan untuk clock nya Timer Rise, dimana apabila kondisi J dan K seperti diatas maka dapat di pastikan untuk Output dari Q menjadi kondisi Reset.
D Flip-Flop
Selanjutnya pada rangkaian sebelah kiri yang merupakan rangkaian D Flip-Flop, sesuai dengan kodisi dimana input B5= 1an B6= 1, dan clock nya bersifat rise time dimana akan aktif mengubah output ketika saklar dalam kondisi dari bawah ke atas, nah disini metika kita ingin membuat Q bernilai 1 maka kita harus membuat D bernilai 1 juga karna D merupakan data yang akan menjadi output dari Q , lalu setelah di set ke 1 maka selanjutnya kita akan mentrigger clock nya dengan saklar spdt dari bawah ke atas , nah ketika saklar nya berada di atas barulah output dari Q akan sesuai dengan inputan D tadi.
5. Link Download[kembali]
simulasi rangkaian klik disini
Video simulasi klik disini
HTML klik disini
Datasheet D flip-flop klik disini
Datasheet J-K flip-flop klik disini
Datasheet Logicprobe klik disini
Datasheet Switch klik disini
Tidak ada komentar:
Posting Komentar